近日，上海速石信息科技有限公司（下稱“速石科技”）宣布與澳汰爾工程軟件（上海）有限公司（下稱“Altair”）啟動戰略合作，雙方將充分整合各自的產品、技術、服務優勢，共同打造面向企業級用戶的一體化芯片綜合研發平臺。
芯片市場的技術迭代日新月異，激烈的產品競爭對芯片的性能、功耗和成本等方面提出了更高要求，硬件仿真技術以其高速度、大容量和強調試能力等優點，逐漸成為行業用戶的普遍需求。
然而，硬仿技術的高度復雜性與昂貴的使用成本也給企業帶來了不小的挑戰，如何高效利用和管理CPU與硬件仿真器資源，合理地分配各自對應的仿真任務，成為了業界亟待解決的問題。
為了讓仿真技術更好地服務芯片設計企業，速石科技與Altair攜手合作，發揮各自優勢，共同推出一體化芯片綜合研發平臺。
該平臺依托速石科技為EDA應用優化的一站式研發平臺和Altair Hero
卓越的硬仿資源調度管理能力，實現了軟件仿真技術與硬件仿真資源的無縫集成與高效利用。經測算，企業軟仿效率輕松提升30%以上，硬仿效率可從原先手動調度的20%-30%大幅提升至60%以上，帶來百萬級別的成本節約。
其中：
Altair是硬仿資源調度領域當之無愧的先行者，其業內首款企業級端到端硬件仿真作業調度器Hero為復雜的SoC設計驗證環境提供了全面的解決方案。Hero具備全面的作業管理功能，支持在硬件仿真平臺上智能化管理不同優先級的作業，優化工作負載環境。同時，Hero創新地引入“軟預留”的概念，允許用戶高效預留時間塊，提升硬仿資源的使用和管理效率。此外，Hero還提供了一套專為硬件仿真環境打造的高度可視化指標，幫助用戶快速了解資源和作業狀態，根據項目優先級調整資源分配，最大化利用昂貴的硬件資產
速石科技致力于為創新驅動型用戶提供為應用優化的一站式研發平臺，向半導體、智能制造、人工智能等技術密集型行業的需求提供大規模仿真驗證AI訓練部署環境，滿足企業高效研發和即開即用等典型業務需求。依托底層海量計算資源，速石科技基于國產自研調度器Fsched實現了對企業本地及云端復雜研發環境的統一協同管理，為用戶提供一整套高效易用的研發環境，并結合主流EDA應用和底層資源的聯動和適配，給出最佳實踐經驗，有效提升用戶的軟件仿真效率，降低運維壓力。
◆?◆?◆
此次合作充分拓展和豐富了速石科技的產品能力，憑借Altair Hero的硬仿調度技術，速石平臺在仿真能力上從軟件應用層跨越至硬件層，構建了一體化仿真體驗。雙方聯手打造的一體化芯片綜合研發平臺為用戶同時帶來軟硬件仿真效率的極大提升，助力產品迭代周期大幅縮短，市場響應速度顯著提升。
未來，速石科技與Altair將攜手并進，持續深化合作關系，共同推動芯片研發技術的創新與突破。
一 END 一
關于Altair
Altair（納斯達克股票代碼：ALTR）是計算科學和人工智能（AI）領域的全球領導者，在仿真、高性能計算（HPC）和人工智能等領域提供軟件和云解決方案。Altair 能使跨越廣泛行業的企業們在連接的世界中更高效地競爭，并創造更可持續的未來。公司總部位于美國密歇根州，服務于15000多家全球企業，應用行業包括汽車、消費電子、航空航天、能源、機車車輛、造船、國防軍工、金融、零售等。
關于速石科技
上海速石信息科技有限公司致力于構建為應用定義的云，讓任何應用程序，始終以自動化、更優化和可擴展的方式，在任何基礎架構上運行。我們為創新驅動型用戶提供為應用優化的一站式研發云平臺，滿足半導體、新藥研發、汽車/智能制造、人工智能、金融科技等企業及高校科研機構多種研發場景需求。基于本地+公有混合云環境的靈活部署及交付，幫助用戶提升20倍研發效率，降低成本達到75%以上，加快市場響應速度，面向全球開展競爭。
近期重大事件：
速石科技完成龍芯、海光、超云兼容互認證，拓寬信創生態版圖
速石科技入駐粵港澳大灣區算力調度平臺，參與建設數算用一體化發展新范式
速石科技成NEXT PARK產業合伙人，共同打造全球領先的新興產業集群
速石科技與芯啟源開啟戰略合作，聯手打造軟硬件一體芯片研發云平臺
速石科技作為特邀服務商入駐IC PARK，合力打造集成電路產業新生態
上海，深圳這一波疫情橫掃一大片，大批芯片設計公司不得不轉為遠程居家辦公。
而且可以預計的是，受疫情影響時不時需要居家隔離，這可能會成為未來幾年的一種新常態。誰也不知道下一個中招的是誰？
2+2+7+∞，疫情三連殺刀刀致命：
第一殺
居家辦公=停工？ 啊這。。。。
家庭接入方式與公司環境存在很大的差異，尤其是安全問題無法保障，風險極高。
VPN接入方式，很多企業根本就沒有，或只準備了少量的VPN資源供遠程使用。
僧多粥少，最多只能保障一部分的研發產出。
家里缺這少那，各種硬件設施，網絡帶寬也都達不到要求，并且短時間內很難擴容。
平時公司里一堆資源還不夠用，現在居家了，難道把工作站搬回家？
或者，像一些芯片制造廠一樣，員工集體入住公司？？
大部分人都是：居家辦公=停工。
第二殺
不同城市研發團隊之間隔的是空間嗎？
錯，是王母娘娘啊
不同城市研發團隊之前的經典表演是《八仙過海》，各顯神通；
現在上演的是《我和我的冤種同事們》，隔銀河相望。
越來越多芯片公司都在海內外不同地點設有研發團隊，之前就已經是各自為政，整體混亂，團隊間協同本來就存在問題。
即便有些企業平時采用了site to site的方式打通多地研發環境，保證不同研發團隊協同。可像現在大部分員工無法安全連上研發環境，仍然是協同無效。還在堅持辦公的人成為了一座座孤島。
第三殺
IT大佬們紛紛表示
救救孩子吧
以前IT面對研發經常發出靈魂三問：我是誰？我在哪？我在干什么？
現在更是破大防：研發環境出BUG怎么辦，機器出問題怎么修？
遠程的日子更難了啊，根本沒法干活啊。
如果這時候還要考慮擴容呢？
別讓孩子的日子雪上加霜了吧。
三殺過后。
老板們摸摸錢包，看著流片deadline，快要哭出聲：我菜還沒搶到呢！
不不不，搞錯了。
倒回去重說：我們芯片人絕不認輸。
如果說疫情給困于封城中人們（圍觀群眾估計也受到了驚嚇）的DNA里刻下的兩個字是：囤貨
那么，給芯片設計人集體刻下的應該是：
居家/移動辦公：小時級交付一站式研發平臺，效率持續起飛，甚至還能自動擴容；
多地遠程協同：多地用戶統一認證，平臺項目數據一體化管理，在哪辦公都一樣；
海量資源隨便用，哪里不行換哪里，還有專業IT/CAD服務助力研發需求響應；
流片deadline？沒問題，甚至完全有可能比在公司機房跑得更快。
先看一下我們怎么效率起飛：
一 極速啟動一站式EDA研發云平臺，居家/移動辦公無限制
1、極速啟動一站式EDA研發云平臺，小時級交付，改變用戶傳統周級交付模式
1）管理平臺快速交付：平臺可支持不同用戶的差異化架構需求，可靈活配置自動化部署參數，一鍵配置即可完成云上主管理平臺的部署；
2）EDA應用快速部署：平臺支持運行自動化腳本，可完成用戶所需的EDA工具的安裝、配置等工作。
2、居家/移動辦公無限制
1）支持居家/移動辦公的多種網絡安全接入方式，在保障正常接入的同時也可確保用戶的安全需求；
2）支持多區域部署，靈活匹配居家移動用戶接入點的時延要求，提升用戶的使用體驗；
3）提供云上工作桌面方案，只需一臺家用PC即可接入云桌面進行芯片設計。
3、海量資源，自動化靈活擴容
當某應用任務在特定時期有爆發式算力需求時，平臺可無縫對接云端資源，快速自動調用云資源填補算力缺口。
實現這一點的核心是fastone平臺的Auto-Scale功能，平臺通過該功能實現自動化創建集群的過程，自動監控用戶提交的任務數量和資源需求，動態按需地開啟所需算力資源，在提升效率的同時有效降低成本。
如何理解這一自動化過程？
以上圖為例，橙色曲線為項目A的使用狀況，紅色曲線為項目B的使用狀況。可以看到用戶使用的資源量存在明顯的波峰波谷周期。Auto-Scale功能可以根據任務運算情況動態開啟云端資源，并在波峰過去后自動關閉，讓資源的使用隨著用戶的需求自動擴張及縮小，最大程度匹配任務需求。
當然，用戶也可以選擇自己對最大最小值進行設置，加以限制。
這一方面節約了用戶成本，不需要時刻保持最高峰使用資源，另一方面也最大限度保證了任務最大效率運行。
詳情可戳《EDA云實證Vol.10：Auto-Scale這支仙女棒如何大幅提升Virtuoso仿真效率？》
二 全球部署，云上云下，多地一體化協同管理
針對多個本地設計中心使用計算資源的管理難題，fastone提供了多地協同混合云解決方案，讓異地的設計中心能夠共享多維度的監控指標與豐富的監控界面，具體包括：
◆ 動態資源監控
監控動態開啟集群的性能指標，包括CPU、內存、帶寬……
◆ 單用戶資源使用量評估
統計每個用戶的資源使用情況，避免資源浪費，提高資源使用效率。
◆ 資源使用預警
主動監控集群作業情況，向未合理使用集群的團隊成員發出提醒警示。
◆ 統一管理監控
本地和云端資源使用同一套管理平臺，數據同步管理。
同時，該方案還包含了用戶系統、存儲系統和賬單系統，實現了多地設計中心R&D協同管理，解決了本地資源使用混亂、利用率低的情況。
我們的混合云模式能優先把本地用起來，成為一個統一的云上云下方案。
居家遠程短期適用，考慮未來長遠也適用。
三 全遠程也能跑到流片，IC設計全生命周期一站式覆蓋
用戶能夠通過fastone云平臺實現對IC設計全生命周期一站式覆蓋，全遠程模式也能跑到流片，覆蓋前端仿真、后端驗證、Sign-Off等多個業務場景。
如前端設計要求高任務并發、單線程執行效率、文件I/O元數據密集性、百萬級任務和小文件數據；
后端設計偏重多線程、大內存、運行時間、大文件數據、更多的數據訪問匹配；流片生產側則可能會涉及到大數據和機器學習。
fastone幫助用戶將所需的EDA應用無縫運行在集群環境下，并根據不同類型EDA任務的實際需求采用合適的運行方式。如有些EDA應用支持批處理，可以在云上一次大量跑完；有些應用則需要交互，fastone平臺支持通過圖形化界面或命令行進行處理。
同時，fastone還可以調度云端不同的實例類型，讓應用能夠在適合的配置環境下跑，大大提升任務效率。
關于fastone云平臺在其他EDA應用上的具體表現，可以點擊以下應用名稱查看：
如果你對這個一站式IC設計云平臺還有更多想問的，比如：
1、你們支持哪些EDA應用？能覆蓋到我常用的軟件嗎？
2、EDA應用所需的計算資源非常大，你們如何解決這個問題？
3、把EDA研發環境部署到云上有什么好處？
4、除了CPU，GPU/TPU/大內存的機器都有嗎？
5、你們說的“一整套即開即用的IC研發設計環境”是什么意思？從本地到云上，操作方式會改變很大嗎？
6、云端輸出計算結果是否與本地完全一致？
7、云端這么多的機器，管理得過來嗎？
8、云上有些資源很貴，有沒有節約成本的方案？
9、任務監控也能用來省錢，你們是怎么做到的？
10、很多PDK，就有幾十T，怎么到云上，而且需要持續更新？
11、如何云上保護我們的IP資產？
12、腳本每日都有變動，云上要增加工作量？工作腳本如何更新？
13、云上的EDA軟件怎么部署安裝？
14、License Server配置在本地和云端對計算性能/一致性/穩定性是否有影響？
15、使用平臺的工作人員比較多，能否對每個人設置使用資源的上限？
16、公司有海外研發部門，用你們平臺方便嗎？
17、怎么保障數據安全？
……
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今天來科普下芯片設計的流程以及設計需要的工具。芯片設計過程可分為兩個部分， 芯片設計與制造兩個環節。
芯片設計
芯片設計階段會明確芯片的用途、規格和性能表現，芯片設計可分為規格定義、系統級設計、前端設計和后端設計4大過程。
1. 規格定義
工程師在芯片設計之初，會做好芯片的需求分析、完成產品規格定義，以確定設計的整體方向。例如：成本控制在什么水平，需要多少TOPS的AI算力，是否功耗敏感，支持哪些聯接方式，系統需要遵循的安全等級等。
2. 系統設計
基于前期的規格定義，明確芯片架構、業務模塊、供電等系統級設計，例如CPU、GPU、NPU、RAM、聯接、接口等。芯片設計需要綜合考量芯片的系統交互、功能、成本、功耗、性能、安全及可維可測等綜合要素。
3. 前端設計
前端設計時，設計人員根據系統設計確定的方案，針對各模塊開展具體的電路設計，使用專門的硬件描述語言（Verilog或VHDL），對具體的電路實現進行RTL（Register Transfer Level）級別的代碼描述。代碼生成后，就需要嚴格按照已制定的規格標準，通過仿真驗證來反復檢驗代碼設計的正確性。之后，用邏輯綜合工具，把用硬件描述語言寫成的RTL級的代碼轉成門級網表（NetList），以確保電路在面積、時序等目標參數上達到標準。邏輯綜合完成后需要進行靜態時序分析，套用特定的時序模型，針對特定電路分析其是否違反設計者給定的時序限制。整個設計流程是一個迭代的流程，任何一步不能滿足要求都需要重復之前的步驟，甚至重新設計RTL代碼。
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4. 后端設計
后端設計是先基于網表，在給定大小的硅片面積內，對電路進行布局（Floor Plan）和繞線(Place and Route)，再對布線的物理版圖進行功能和時序上的各種驗證(Design Rule Check、Layout Versus Schematic等)，后端設計也是一個迭代的流程，驗證不滿足要求則需要重復之前的步驟，最終生成用于芯片生產的GDS(Geometry Data Standard)版圖。
芯片制造：點“沙”成金
芯片制造環節中，芯片是如何被“點沙成金”的呢？看似無關且不起眼的沙子，富含二氧化硅，而二氧化硅通過高溫加熱、純化、過濾等工藝，可從中提取出硅單質，然后經特殊工藝鑄造變成純度極高的塊狀單晶硅，稱作單晶硅棒（Crystal Ingot）。
單晶硅棒根據用途被切割成0.5mm-1.5mm厚度的薄片，即成為芯片的基本原料，硅晶圓片，這便是“晶圓（Wafer）”。
晶圓（wafer），相當于芯片的“地基”，提到晶圓一般會提到尺寸如8寸或12寸，尺寸是硅晶圓的單位
單晶（monocrystalline）具有原子一個個緊密排列的特性，可以形成平整的原子表層，使用單晶做晶圓，可以使后續添加的原則和基板結合更固定
晶圓（Wafer）經過拋光處理及一系列嚴格篩查后，投入第一階段的生產工藝，即前段生產（Front End Of Line）。這一階段主要完成集成晶體管的制造，包括光刻、薄膜、刻蝕、清洗、注入等幾大模塊的工藝。
第一階段前段生產（FEOL）完成后，接著開始后段生產（BEOL），BEOL由沉積無摻雜的氧化硅（也就是硅玻璃）開始，通孔由金屬鎢填充，然后制作晶體管間的電連線，最終得到滿足芯片要求的晶圓。獲得晶圓后，用圓鋸切割芯片，嵌入封裝中。芯片使用引線與封裝的引腳結合，封裝蓋子保護芯片不受外界灰塵污染。一顆融合人類智慧結晶的芯片就誕生了！
芯片設計中使用的EDA工具如下：
1、架構的設計與驗證
按照要求，對整體的設計劃分模塊。
架構模型的仿真可以使用Synopsys公司的CoCentric軟件，它是基于System C的仿真工具。
2、HDL設計輸入
設計輸入方法有：HDL語言（Verilog或VHDL）輸入、電路圖輸入、狀態轉移圖輸入。
使用的工具有：Active-HDL，而RTL分析檢查工具有Synopsys的LEDA。
3、前仿真工具（功能仿真）
初步驗證設計是否滿足規格要求。
使用的工具有：Synopsys的VCS，Mentor的ModelSim，Cadence的Verilog－XL，Cadence的NC-Verilog。
4、邏輯綜合
將HDL語言轉換成門級網表Netlist。綜合需要設定約束條件，就是你希望綜合出來的電路在面積，時序等目標參數上達到的標準；邏輯綜合需要指定基于的庫，使用不同的綜合庫，在時序和面積上會有差異。邏輯綜合之前的仿真為前仿真，之后的仿真為后仿真。
使用的工具有：Synopsys的Design Compiler，Cadence的 PKS，Synplicity的Synplify等。
5、靜態時序分析工具（STA）
在時序上，檢查電路的建立時間（Setuptime）和保持時間（Hold time）是否有違例（Violation）。
使用的工具有：Synopsys的Prime Time。
6、形式驗證工具
在功能上，對綜合后的網表進行驗證。常用的就是等價性檢查（Equivalence Check）方法，以功能驗證后的HDL設計為參考，對比綜合后的網表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。
使用的工具有：Synopsys的Formality
后端相應的流程如下
1、數據準備
后端設計所需的數據主要有是Foundry廠提供的標準單元、宏單元和I/O Pad的庫文件,它包括物理庫、時序庫及網表庫,分別以.lef、.tlf和.v的形式給出。
前端的芯片設計經過綜合后生成的門級網表,具有時序約束和時鐘定義的腳本文件和由此產生的約束文件以及定義電源Pad的DEF（Design Exchange Format）文件。(對synopsys 的Astro 而言, 經過綜合后生成的門級網表,時序約束文件 SDC 是一樣的,Pad的定義文件–tdf , .tf 文件 --technology file,Foundry廠提供的標準單元、宏單元和I/O Pad的庫文件 就與FRAM, CELL view, LM view形式給出(Milkway 參考庫 and DB, LIB file)
2、布局規劃
主要是標準單元、I/O Pad和宏單元的布局。I/OPad預先給出了位置,而宏單元則根據時序要求進行擺放,標準單元則是給出了一定的區域由工具自動擺放。布局規劃后,芯片的大小,Core的面積,Row的形式、電源及地線的Ring和Strip都確定下來了。如果必要 在自動放置標準單元和宏單元之后, 你可以先做一次PNA(power network analysis）–IR drop and EM 。
3、Placement -自動放置標準單元
布局規劃后,宏單元、I/O Pad的位置和放置標準單元的區域都已確定,這些信息SE（Silicon Ensemble）會通過DEF文件傳遞給PC(Physical Compiler),PC根據由綜合給出的.DB文件獲得網表和時序約束信息進行自動放置標準單元,同時進行時序檢查和單元放置優化。如果你用的是PC +Astro，那你可用write_milkway, read_milkway 傳遞數據。
4、時鐘樹生成(CTS Clock tree synthesis)
芯片中的時鐘網絡要驅動電路中所有的時序單元,所以時鐘源端門單元帶載很多,其負載延時很大并且不平衡,需要插入緩沖器減小負載和平衡延時。時鐘網絡及其上的緩沖器構成了時鐘樹。一般要反復幾次才可以做出一個比較理想的時鐘樹—Clock skew。
5、STA 靜態時序分析和后仿真
時鐘樹插入后,每個單元的位置都確定下來了,工具可以提出Global Route形式的連線寄生參數,此時對延時參數的提取就比較準確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態時序分析。確認沒有時序違規后,將這來兩個文件傳遞給前端人員做后仿真。對Astro 而言,在detail routing 之后,用starRC XT 參數提取,生成的SPEF文件傳遞給PrimeTime做靜態時序分析,那將會更準確。
6、ECO(Engineering Change Order)
針對靜態時序分析和后仿真中出現的問題,對電路和單元布局進行小范圍的改動。
7、Filler的插入(padfliier, cell filler)
Filler指的是標準單元庫和I/O Pad庫中定義的與邏輯無關的填充物,用來填充標準單元和標準單元之間,I/O Pad和I/O Pad之間的間隙,它主要是把擴散層連接起來,滿足DRC規則和設計需要。
8、布線(Routing)
布線是指在滿足工藝規則和布線層數限制、線寬、線間距限制和各線網可靠絕緣的電性能約束的條件下,根據電路的連接關系將各單元和I/O Pad用互連線連接起來,這些是在時序驅動(Timing driven ) 的條件下進行的,保證關鍵時序路徑上的連線長度能夠最小。
9、Dummy Metal的增加
Foundry廠都有對金屬密度的規定,使其金屬密度不要低于一定的值,以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入Dummy Metal是為了增加金屬的密度。
10、DRC和LVS
DRC是對芯片版圖中的各層物理圖形進行設計規則檢查(spacing ,width),它也包括天線效應的檢查,以確保芯片正常流片。LVS主要是將版圖和電路網表進行比較,來保證流片出來的版圖電路和實際需要的電路一致。DRC和LVS的檢查–EDA工具Synopsy hercules/ mentor calibre/ CDN Dracula進行的。Astro also include LVS/DRC check commands。
11、Tape out
在所有檢查和驗證都正確無誤的情況下把最后的版圖GDSⅡ文件傳遞給Foundry廠進行掩膜制造，也就是送去流片了。
以上就是本篇的關于芯片設計的全流程介紹，想了解更多EDA相關信息 歡迎掃碼關注小F（ID：iamfastone）獲取
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